先进记忆体IC的叠对量测挑战

晶圆厂使用叠对量测(overlay metrology)技术来测量和控制生产制程中的图案/图案对准。叠对误差通常是在目标(整个曝光场中处于独立位置的特殊图案结构)上进行测量。这些目标量测值必须与实际元件图案上发生的叠对误差相关联。

 
在生产功能性半导体元件的IC制造过程中，会涉及添加和去除许多不同材料的图案层，而将每个图案层与前一层精确对准至关重要，如此才能确保电气接触良好和元件功能正常。 

晶圆厂使用叠对量测(overlay metrology)技术来测量和控制生产制程中的图案/图案对准。叠对误差通常是在目标(整个曝光场中处于独立位置的特殊图案结构)上进行测量。这些目标量测值必须与实际元件图案上发生的叠对误差相关联。

先进的记忆体制程采用复杂的高纵深比的设计以实现元件功能，这需要精确的图案对齐以实现高良率并保证元件的可靠性。3D NAND元件使用>100层对组(layer pairs)、双堆叠结构以及诸如厚硬光罩(thick hard masks)等材料，这些高形貌变化、不透明材料和晶圆应力等因素，都对叠对量测的可行性提出了挑战。

DRAM制造继续朝着较小的设计节点的方向发展，从而导致更严格的覆盖误差规范。这种记忆体元件的复杂性推动了新颖的叠对量测方法之开发，以实现大量生产中叠对控制所需的精确度。

叠对目标的设计对于实现准确而稳定的叠对量测至关重要，特别是对于复杂的3D NAND和DRAM元件而言。新的叠对目标，例如基于成像之叠对(IBO)目标的稳定AIM (robust AIM，rAIM)，旨在提供更好的稳定性和制程弹性。rAIM目标利用了莫尔效应(Moire effect)及其双散射干涉图样，与标准AIM目标相比，该技术使用较小的间距。

较小的间距更能代表先进元件所采用较小的设计规格，使用rAIM目标生产晶圆的叠对结果显示，IBO ADI (after-develop inspection，显影后检测)与SEM AEI (after-etch inspection，蚀刻后检测)测量的相关性提高了15%，同时还显示出残余物减少了10%，总测量不确定度(TMU)减少25%。

先进的DRAM制造也需要创新的目标设计，其叠对误差预算接近2奈米之下的阈值。为了获得印出这些复杂DRAM图案所需的解析度，曝光机使用倾斜的极端双极照明(extreme dipole illumination)。

由水平或垂直线组成的常规叠对目标无法提供这些叠对机台追踪所需的精度，并且与倾斜的元件结构并不完全相关。为了解决这种图案差异，对角AIM (DAIM)叠对目标使用了倾斜的图案，从而能够更好地代表所制造的元件。DAIM叠对标记显著提升了复杂DRAM产品的元件叠对追踪。

除了新的叠对目标设计之外，高阶记忆体制造商还在寻求IBO量测解决方案，以解决与精度、减少残余、可测量性，以及对制程变化的应变能力相关的挑战。例如，大多数关键的3D NAND制程层的形貌变化较大，并且可能有较大的制程变化。

为了获得最佳的叠对性能，需要根据被测层的特性使用不同的光学设置配置进行测量。 Archer750叠对量测系统的波调谐(wave tuning，WT)功能允许使用定制的测量滤光片，以实现针对被测层的最佳波长和测量带宽。

波调谐以及其他配置(例如可变NA、极化和对焦最佳化)可显著改善测量条件和整体量测性能。机台中所集成的机器学习算法可进一步提高叠对量测的性能，这些算法可针对DRAM和3D NAND层协助提高校准叠对精度。

先进的DRAM和3D NAND记忆体元件具有复杂的设计功能、高纵深比的结构、不透明的材料以及会产生高晶圆应力的厚膜堆叠，这给叠对量测系统带来了一系列新挑战。这些挑战可以透过新型叠对目标设计、可客制化的量测配置以及机器学习算法等创新技术来解决，这些技术同时也可以提高叠对准确性、精度和制程弹性。