DRAM与NAND现在及未来发展总览
* 来源 : * 作者 : admin * 发表时间 : 2022-06-29
就半导体市场来看，记忆体产业晃一晃，整个半导体市场就要跟着震荡。所以在Gartner半导体市场预测报告里，全产业趋势预测包含记忆体和不包含记忆体两份资料，就是因为记忆体在半导体产业中的价值之大…这段时间，记忆体市场备受关注。不仅是因为知名分析机构近期都相继发布记忆体产品的市场资料，还因记忆体开始应用于AI运算。就半导体市场来看，记忆体产业晃一晃，整个半导体市场就要跟着震荡。所以在Gartner半导体市场预测报告里，全产业趋势预测包含记忆体和不包含记忆体两份资料，就是因为记忆体在半导体产业中的价值之大。
最近TechInsights也发布了“2022 and Beyond for Memory Technology”的技术资料，大致总结了当前DRAM、NAND储存技术的现状、发展趋势和挑战，对当代储存技术在商业市场的应用有更全方位的解析。本文借此从技术层面来看如今的储存技术发展到了何种程度，期望可作为爱好者或从业人员技术细节的概览。
DRAM单元还在变小
美光和SK海力士在D1z节点上还在用基于ArF-i的双重曝光，虽说部分分析师评价三星提前在这一领域布局EUV技术过于激进。同时也提出了2024年之后的一些DRAM制程节点，包括D1d、D0a、D0b等。
从储存单元(cell)来看，目前6F2的设计已是主流，单元由1T+1C (1电晶体+1电容)构成——这种DRAM单元结构将在未来几代产品上延续。不过目前已经有厂商在开发4F2单元结构，仅1T或者说capacitorless的方案，作为DRAM技术未来发展的备选。
从单元电晶体与电容结构和材料的角度来看(Cell TR & Cell Cap.)，TechInsights在介绍中说，Bulky-fin (S-Fin)加上B-RCAT (Buried-Recessed-Channel-Array Transistor)结构的单元电晶体已经开始应用；用于埋入式字线闸(buried word line gate)的材料，则已经从单钨层发展成了多晶矽/钨双功函数(work-function)层，做到闸极漏电的有效控制。美光在D1z和D1α节点用的是氮化锡(TiN)闸。
DRAM单元电容方面，SK海力士的D1y和D1z，以及三星D1z采用一种所谓的quasi-pillar电容(one-sided pillar capacitor)结构，而非主流的圆管式结构。10nm及以下的DRAM单元设计，有新的制程、材料和电路技术，包括high-NA高数值孔径的EUV微影设备应用，1T DRAM单元，单元pillar电容，更高介电常数(high-k)的电容电介质，以及low-k ILD/IMD (层间介电层)材料。撰写这份报告的Jeongdong Choe表示，从近未来的节点演进来看，10nm会成为6F2 DRAM单元的最后一代节点，延续到2027~2028年左右。
而DRAM单元持续缩小，未来将要面临的技术挑战包括了3D DRAM、row-hammer bit翻转问题变得更严重、低功耗设计、低延迟、新型功函数材料、高介电常数金属闸(HKMG)电晶体、片上ECC等。这份报告中特别提到了DRAM晶圆代工厂对于速度(speed)和感测容限(sensing margin)的追求。三星应用于DDR5和GDDR6的HKMG周边电晶体技术是提升位元线(BL)感测容限和速度的典型代表。
3D NAND还在往上叠
3D NAND是现在谈到NAND时会提及的热门话题。不过还是有不少应用对于可靠性、高低温环境有要求，因此还是会采用平面结构NAND，而且多半是SLC、MLC介质，而不会用复杂度相对更高的TLC或QLC。医疗、机器人、穿戴式装置、保全摄影机、机上盒等各种IoT设备还是要用2D NAND。
而3D NAND多见于资料中心、智慧型手机、PC等应用。垂直方向堆叠3D NAND层数的确是现在NAND晶片制造商竞赛的主要方向。
当前进展为三星176层(V7)、铠侠(Kioxia)/威腾电子(WD) 162层(BiCS6)、美光176层(2nd CTF)、SK海力士176层(V7)，还有长江存储的128层Xtacking TLC和QLC产品；另外，旺宏(MXIC)也发布了48层的3D NAND原型产品，预计今年晚些时间或2023年进入规模量产。
主要的一些创新型技术和设计，比如3层deck结构，CuA (CMOS-under-array，美光)、COP (Cell Over Peri，三星)、PUC (Periphery Under Cell，SK海力士)结构技术，以及采用H-bonding键合的Xtacking die。其他创新技术热点还有诸如三星Z-NAND、铠侠XL-NAND这类低延迟高速NAND产品也已经商用。
未来如果NAND向着超过500层堆叠迈进，其演进方向应当不局限在die堆叠上，还要考虑3D封装解决方案的协助。
具体来说，三星V-NAND应用了一种单VC垂直蚀刻制程，堆了最多128层(V6)；其他所有的3D NAND产品则采用多deck的string整合(储存单元沿位元线串联起来构成一个string)；比如Intel的144层，3-deck，上中下各48层。这些技术都是20nm或19nm位元线half-pitch，也就是说3D NAND主要是基于ArF-i和双重曝光微影制程。
堆叠的闸数量越多，垂直NAND的string高度也就在增加。比如176层的NAND string高度是12μm。追求高叠层的本质当然就在于单位面积内储存密度的提升，并伴随储存相同容量资料的成本降低。QLC die目前能做到15Gb/mm2的密度；每纵列NAND string的闸总数也增加到200个或更多。先前，TechInsights提供过长江存储Xtacking的分析(YMTC 128L Xtacking 2.0 for SSD)，有兴趣的读者可以搜索看看。
总得来说，3D NAND的一些技术挑战集中在越来越高的深宽比(high aspect ratio)、层间应力控制、晶圆翘曲、制程不一致性、原子层沉积与蚀刻(ALD/ALE)的控制、deck到deck的对齐问题、NAND string电流、3D封装解决方案、良率控制；还有快闪记忆体颗粒指标方面的，比如擦写速度、资料保持(retention)、电子泄露干扰之类的问题。基于技术发展，据说单个单元储存5bit资料的PLC 3D NAND几年内也会问世。
新型记忆体的技术趋势与挑战
TechInsights笔下的新型记忆体主要包含了MRAM (STT-MRAM)、XPoint、ReRAM、FeRAM、PCRAM/Xpoint等。某些新型记忆体介质和材料本身也有更多元的应用，如ReRAM可能会成为记忆体内运算的未来，MRAM可用作CPU的die内cache，XPoint应用于SCM储存级记忆体等。
STT-MRAM当前的发展似乎很不错，目前参与这项技术研发的企业和机构包括Everspin、GlobalFoundries、Avalanche、索尼(Sony)、美光、Imec、CEA-LETI、美国应用材料(Applied Materials)、三星、富士通(Fujitsu)、IBM、台积电(TSMC)、Spin Transfer Technologies等。
TechInsights在这份报告中提供了较多MRAM竞赛参与者的产品技术。例如Ambiq的Apollo Blue系列MCU在台积电22ULL制程的支援内建eMRAM；而GlobalFoundries基于22nm FDSOI的eMRAM，应用在了GreenWave的AI处理器上。报告中还分析材料和制程技术上各家的一些差异，如Avalanche MRAM还在用旧的多晶矽闸和L型spacer间隔层，Everspin则往高介电常数闸极介电层(gate dielectrics)加入了镧；三星和台积电的MRAM闸极结构有gate-first HKMG和gate-last HKMG制程之分…等。
其他新型记忆体技术方面，富士通的8Mb ReRAM是全球密度最高、单独量产的ReRAM产品；基于45nm CMOS制程，相比之前旧制程的4Mb ReRAM产品有了相当大的储存密度提升和die size的缩减。XPoint技术的知名市场参与者自然是Intel，第二代XPoint记忆体已应用到市场上，4堆叠的PCM/OTS层结构。
新型记忆体件发展的基础就在于更出色的性能或效率——性能除了速度之外也包括资料保持时间、寿命之类的指标。只不过“新型”未大规模普及的原因无非在于成本还没法像传统元件那样降下来，尤其新型材料造成制程相容性方面的一些挑战。3D NAND显然在单位成本内的容量方面仍然有着无与伦比的优势。
最近TechInsights也发布了“2022 and Beyond for Memory Technology”的技术资料，大致总结了当前DRAM、NAND储存技术的现状、发展趋势和挑战，对当代储存技术在商业市场的应用有更全方位的解析。本文借此从技术层面来看如今的储存技术发展到了何种程度，期望可作为爱好者或从业人员技术细节的概览。
记忆体在发展上，和逻辑元件还是有很大差别，但这一领域的技术竞争也相当激烈，上至资料中心伺服器，下到各类嵌入式装置。智慧物联网(AIoT)终端对于记忆体的需求未来也将是海量的。
DRAM市场的几大参与者包括了三星(Samsung)、美光(Micron)、SK海力士(SK Hynix)，另外再加上南亚科技(Nanya)、力积电(PSMC)和长鑫存储(CXMT)等。
三星、美光与SK海力士锁定DDR4、DDR5和LPDDR5的应用，已经以15nm和14nm等级的单元设计规则(D/R)发布了D1z和D1α节点的产品。三星是最早在DRAM上采用极紫外(EUV)微影技术的供应商，将其应用于D1x DDR4 DRAM模组和D1z LPDDR5规模量产。美光和SK海力士在D1z节点上还在用基于ArF-i的双重曝光，虽说部分分析师评价三星提前在这一领域布局EUV技术过于激进。同时也提出了2024年之后的一些DRAM制程节点，包括D1d、D0a、D0b等。
从储存单元(cell)来看，目前6F2的设计已是主流，单元由1T+1C (1电晶体+1电容)构成——这种DRAM单元结构将在未来几代产品上延续。不过目前已经有厂商在开发4F2单元结构，仅1T或者说capacitorless的方案，作为DRAM技术未来发展的备选。
从单元电晶体与电容结构和材料的角度来看(Cell TR & Cell Cap.)，TechInsights在介绍中说，Bulky-fin (S-Fin)加上B-RCAT (Buried-Recessed-Channel-Array Transistor)结构的单元电晶体已经开始应用；用于埋入式字线闸(buried word line gate)的材料，则已经从单钨层发展成了多晶矽/钨双功函数(work-function)层，做到闸极漏电的有效控制。美光在D1z和D1α节点用的是氮化锡(TiN)闸。
DRAM单元电容方面，SK海力士的D1y和D1z，以及三星D1z采用一种所谓的quasi-pillar电容(one-sided pillar capacitor)结构，而非主流的圆管式结构。10nm及以下的DRAM单元设计，有新的制程、材料和电路技术，包括high-NA高数值孔径的EUV微影设备应用，1T DRAM单元，单元pillar电容，更高介电常数(high-k)的电容电介质，以及low-k ILD/IMD (层间介电层)材料。撰写这份报告的Jeongdong Choe表示，从近未来的节点演进来看，10nm会成为6F2 DRAM单元的最后一代节点，延续到2027~2028年左右。
而DRAM单元持续缩小，未来将要面临的技术挑战包括了3D DRAM、row-hammer bit翻转问题变得更严重、低功耗设计、低延迟、新型功函数材料、高介电常数金属闸(HKMG)电晶体、片上ECC等。这份报告中特别提到了DRAM晶圆代工厂对于速度(speed)和感测容限(sensing margin)的追求。三星应用于DDR5和GDDR6的HKMG周边电晶体技术是提升位元线(BL)感测容限和速度的典型代表。
在DRAM单元尺寸缩减趋势预测上，TechInsights最近还专门撰写了一篇文章(DRAM Scaling Trend and Beyond)，有兴趣的可作参考。另外，TechInsights也提到3D DRAM、HBM3、GDDR6X/7和嵌入式DRAM技术都将延续DRAM的寿命，扩展其应用。
3D NAND是现在谈到NAND时会提及的热门话题。不过还是有不少应用对于可靠性、高低温环境有要求，因此还是会采用平面结构NAND，而且多半是SLC、MLC介质，而不会用复杂度相对更高的TLC或QLC。医疗、机器人、穿戴式装置、保全摄影机、机上盒等各种IoT设备还是要用2D NAND。
而3D NAND多见于资料中心、智慧型手机、PC等应用。垂直方向堆叠3D NAND层数的确是现在NAND晶片制造商竞赛的主要方向。
当前进展为三星176层(V7)、铠侠(Kioxia)/威腾电子(WD) 162层(BiCS6)、美光176层(2nd CTF)、SK海力士176层(V7)，还有长江存储的128层Xtacking TLC和QLC产品；另外，旺宏(MXIC)也发布了48层的3D NAND原型产品，预计今年晚些时间或2023年进入规模量产。
主要的一些创新型技术和设计，比如3层deck结构，CuA (CMOS-under-array，美光)、COP (Cell Over Peri，三星)、PUC (Periphery Under Cell，SK海力士)结构技术，以及采用H-bonding键合的Xtacking die。其他创新技术热点还有诸如三星Z-NAND、铠侠XL-NAND这类低延迟高速NAND产品也已经商用。
未来如果NAND向着超过500层堆叠迈进，其演进方向应当不局限在die堆叠上，还要考虑3D封装解决方案的协助。
具体来说，三星V-NAND应用了一种单VC垂直蚀刻制程，堆了最多128层(V6)；其他所有的3D NAND产品则采用多deck的string整合(储存单元沿位元线串联起来构成一个string)；比如Intel的144层，3-deck，上中下各48层。这些技术都是20nm或19nm位元线half-pitch，也就是说3D NAND主要是基于ArF-i和双重曝光微影制程。
堆叠的闸数量越多，垂直NAND的string高度也就在增加。比如176层的NAND string高度是12μm。追求高叠层的本质当然就在于单位面积内储存密度的提升，并伴随储存相同容量资料的成本降低。QLC die目前能做到15Gb/mm2的密度；每纵列NAND string的闸总数也增加到200个或更多。先前，TechInsights提供过长江存储Xtacking的分析(YMTC 128L Xtacking 2.0 for SSD)，有兴趣的读者可以搜索看看。
总得来说，3D NAND的一些技术挑战集中在越来越高的深宽比(high aspect ratio)、层间应力控制、晶圆翘曲、制程不一致性、原子层沉积与蚀刻(ALD/ALE)的控制、deck到deck的对齐问题、NAND string电流、3D封装解决方案、良率控制；还有快闪记忆体颗粒指标方面的，比如擦写速度、资料保持(retention)、电子泄露干扰之类的问题。基于技术发展，据说单个单元储存5bit资料的PLC 3D NAND几年内也会问世。
新型记忆体的技术趋势与挑战
TechInsights笔下的新型记忆体主要包含了MRAM (STT-MRAM)、XPoint、ReRAM、FeRAM、PCRAM/Xpoint等。某些新型记忆体介质和材料本身也有更多元的应用，如ReRAM可能会成为记忆体内运算的未来，MRAM可用作CPU的die内cache，XPoint应用于SCM储存级记忆体等。
STT-MRAM当前的发展似乎很不错，目前参与这项技术研发的企业和机构包括Everspin、GlobalFoundries、Avalanche、索尼(Sony)、美光、Imec、CEA-LETI、美国应用材料(Applied Materials)、三星、富士通(Fujitsu)、IBM、台积电(TSMC)、Spin Transfer Technologies等。
TechInsights在这份报告中提供了较多MRAM竞赛参与者的产品技术。例如Ambiq的Apollo Blue系列MCU在台积电22ULL制程的支援内建eMRAM；而GlobalFoundries基于22nm FDSOI的eMRAM，应用在了GreenWave的AI处理器上。报告中还分析材料和制程技术上各家的一些差异，如Avalanche MRAM还在用旧的多晶矽闸和L型spacer间隔层，Everspin则往高介电常数闸极介电层(gate dielectrics)加入了镧；三星和台积电的MRAM闸极结构有gate-first HKMG和gate-last HKMG制程之分…等。
其他新型记忆体技术方面，富士通的8Mb ReRAM是全球密度最高、单独量产的ReRAM产品；基于45nm CMOS制程，相比之前旧制程的4Mb ReRAM产品有了相当大的储存密度提升和die size的缩减。XPoint技术的知名市场参与者自然是Intel，第二代XPoint记忆体已应用到市场上，4堆叠的PCM/OTS层结构。
新型记忆体件发展的基础就在于更出色的性能或效率——性能除了速度之外也包括资料保持时间、寿命之类的指标。只不过“新型”未大规模普及的原因无非在于成本还没法像传统元件那样降下来，尤其新型材料造成制程相容性方面的一些挑战。3D NAND显然在单位成本内的容量方面仍然有着无与伦比的优势。
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