英特尔减少对先进光罩设备依赖

随着半导体工艺节点逐渐逼近3纳米以下，芯片制造技术正面临前所未有的挑战。近日，英特尔高层罕见地公开表示，未来的芯片制造流程将不再围绕“光罩技术”展开，而是由电晶体架构的根本性变革所主导。这一言论不仅为阿斯麦（ASML）新一代High-NA EUV设备的广泛应用前景增添了不确定性，也为整个半导体行业的未来发展指明了新的方向。
芯片制造转向新材料与蚀刻技术
根据投资研究平台Tegus分享的一段高层访谈内容，英特尔高管强调，随着GAAFET（环绕栅极场效应晶体管）和CFET（互补场效应晶体管）等新型电晶体架构的日益成熟，芯片制程的关键控制点将从分辨率极限的光罩工序转向精密的蚀刻与材料沉积技术。这意味着未来高端芯片的生产将更多依赖于这些新技术，从而减少对新一代High-NA EUV设备的依赖。
High-NA EUV设备的成本与应用前景
尽管High-NA EUV曾被视为新一代制程应用的关键设备，并在2024年被英特尔率先采用，但其高昂的价格让许多厂商望而却步。每台High-NA EUV设备的价格约为3.78亿美元，相比之下，ASML现有的EUV设备价格约为2亿欧元。虽然英特尔已经获得了五台High-NA EUV设备，并计划应用于其18A和14A制程节点，但在“Intel Foundry Direct 2025”大会上，英特尔并未完全承诺将High-NA EUV用于量产，而是保留了基于传统Low-NA EUV的备用制程流程以降低风险。
此外，中国台湾地区台积电也获得了一台High-NA EUV设备，并享有价格折扣。然而，台积电资深副总经理张晓强在介绍即将推出的A14制程时坦言，该节点不一定需要使用ASML最新型号的High-NA EUV曝光机，因为即使不使用这种昂贵的设备，也能维持类似的复杂度和性能。
其他厂商的选择
除了英特尔和台积电外，三星电子和SK海力士也在探索不同的路径。据报道，这两家公司计划将其DRAM产品升级为3D DRAM，这种新型存储器通过垂直堆叠的方式提升晶体管密度，因此无需使用High-NA或Low-NA EUV设备，仅需ArF微影技术即可实现。这表明，在某些应用场景下，传统的微影技术依然具有竞争力，且更具经济效益。
未来展望
随着芯片尺寸不断缩小，所需投入的技术和资本成本急剧上升，High-NA EUV设备是否仍具经济效益成为业界关注的焦点。当制程微缩逐渐接近物理极限时，半导体技术的突破或许将转向更具经济效率的创新路径。例如，通过改进电晶体架构、优化蚀刻和材料沉积技术等方式，可以在不显著增加成本的前提下提升芯片性能。
总之，随着半导体行业进入新时代，如何平衡技术创新与成本效益成为关键课题。英特尔等领先企业的选择表明，未来的芯片制造可能不再单纯依赖最先进的光罩技术，而是更加注重综合运用多种先进技术，以实现更高效、更具性价比的解决方案。这对于推动全球半导体产业健康发展具有重要意义。