AMD Zen 6 CPU 实现重大飞跃

外媒报道，AMD 下一代 Zen 6 处理器将在 Chiplet 技术上取得重要突破，采用全新的 D2D 互连设计取代现有的“SERDES”方案，在能效和延迟方面都有显著提升。据悉，部分新技术已应用于代号为 Strix Halo 的大型 APU 上。
据科技频道《High Yield》最新内容显示，AMD 将在 Zen 6 处理器中改进 Chiplet 的互连方式。自 Zen 2 开始，AMD 使用“SERDES”方案，通过 CCD 内的串列器将并行数据转为串列位流，实现数据在 CCD 和 IOD 之间的跨封装传输。然而，为了满足未来异构多核心的发展需求，AMD 需要一种更高带宽且更低延迟的替代方案。
据传，AMD 下一代 Zen 6 处理器的 Chiplet 将采用 D2D 互连技术。实际上，AMD 已经在代号 Strix Halo 的 Ryzen AI Max+ Pro 395 中进行了初步应用，借助台积电的 InFO-oS 封装（基板扇出型集成封装）和 RDL 技术（重分布层），转向多条短并行线路。这使得 AMD 可以消除重复的 PHY 操作，并减少往返延迟，同时允许通过增加物理通道来扩展原始带宽。
此外，得益于台积电全新的 InFO-oS 封装及 RDL 技术，释放了曾被大型 SERDES 区块占用的空间。不仅使 CCD、IMC、NPU、GPU 和 IOD 更紧密地集成，还大幅降低了通讯成本。
不过，AMD 也面临着一些技术挑战，例如在芯片下方封装大量并行走线会带来信号完整性、散热、布线和制造方面的困难。多层 RDL 设计以及芯片与封装团队间的紧密合作至关重要。
如果 AMD 能够克服这些问题，并将该方法应用于 Zen 6，我们将会看到 Zen 6 在性能上的显著提升，包括更快的存储器 IMC 控制器，这主要归功于 I/O 芯片延迟的降低。