ASML紧张了！日本DNP成功开发10纳米等级纳米压印技术

替代EUV的新路径，10纳米NIL技术问世
大日本印刷株式会社（DNP）近日宣布，成功开发出电路线宽为10纳米的纳米压印（NIL）技术，可用于相当于1.4纳米等级的逻辑半导体电路图形化。该技术针对智能手机、数据中心、NAND闪存等场景中先进逻辑芯片的微型化需求，已启动客户评估，计划2027年量产，并力争2030财年将纳米压印业务营收提升40亿日元。  
DNP指出，终端设备性能提升推动先进制程逻辑半导体需求扩大，EUV曝光技术虽为主流，但存在生产线建设成本高、高耗能、环境负荷大等问题。自2003年起，DNP持续研发NIL技术，通过将电路图形直接压印到基板材料上，为制造商在部分制程环节降低曝光能耗、优化成本结构提供新路径。此次10纳米线宽NIL技术可在部分图形化环节替代EUV，为未导入EUV的厂商提供先进逻辑工艺选项，助力在图形精度与成本、环境负荷间取得平衡。  
技术细节与产业化：2027年量产，节能优势显著
具体工艺上，DNP导入自对准双重成像（SADP）技术，对曝光图形进行薄膜沉积和蚀刻，使图形密度翻倍，完成10纳米线宽NIL技术。该技术结合DNP在光罩制造领域的高精度图形化能力与晶圆制造制程技术，在精度、稳定性与可量产性上满足先进逻辑半导体要求。据推测，采用纳米压印的超精细制程可将曝光环节能源消耗降至当前主流制程的约1/10。  
产业化推进方面，DNP已与半导体制造商沟通并启动评估，计划2027年开启量产供货。此外，DNP将在2025年12月17日至19日SEMICON Japan 2025展会展出该技术，通过专业展会加深与全球制造企业及设备厂商交流，推动NIL在先进逻辑制程中的应用。后续量产良率、生产节拍与既有制程整合表现，将成为市场关注重点。  
DNP的突破为先进制程图形化提供了“非EUV”选项，若量产顺利，或在一定程度上缓解EUV光刻机的供应压力，为全球半导体产业微型化进程增添新变量。