美日台联手研发ZAM存储器：创新架构破局HBM瓶颈，2029年商业化存挑战

随着人工智能（AI）大模型与高性能计算（HPC）的飞速发展，AI基础设施对高带宽存储器（HBM）的需求正呈现爆发式增长。然而，传统HBM在层数不断增加的过程中，面临着散热瓶颈与生产良率下降等行业共性难题。在这一背景下，一项由美国、日本及中国台湾地区企业联合推进的下一代AI存储器技术——Z角存储器（Z-Angle Memory，简称ZAM）近期取得阶段性进展，为突破现有存储架构的物理极限提供了新的技术路径。
据行业公开信息显示，ZAM项目由美国英特尔（Intel）与日本软银集团（SoftBank）旗下子公司SAIMEMORY共同主导。在近期举行的2026年IEEE/JSAP超大规模集成电路技术与电路研讨会（VLSI Symposium）上，来自SAIMEMORY、英特尔，以及中国台湾地区晶圆代工企业力积电（PSMC）和无晶圆厂设计公司爱普科技（AP Memory）的研究团队，联合展示了一种九层3D高带宽DRAM结构。这标志着ZAM技术已从概念设计迈向了实际堆叠结构的验证阶段。
从技术架构来看，ZAM旨在通过创新的内部互连拓扑结构，解决传统HBM因垂直堆叠带来的热积聚问题。传统HBM通常采用硅穿孔（TSV）技术，如同在高层建筑中安装垂直电梯以实现数据快速传输，但随着层数增加，单一垂直通道的散热压力显著上升。相比之下，ZAM采用了“一体化硅通孔”（Via-in-One TSV）与错位互连拓扑结构，被业界形象地比喻为在楼层间设置多条对角线电扶梯。这种设计不仅为每个芯片切片创造了连续的导热路径，还大幅减少了单一DRAM层内部的TSV钻孔需求，从而在物理层面优化了散热并提升了生产良率。
根据研讨会披露的数据，ZAM在能效与带宽密度方面展现出一定潜力。该技术可将数据移动能耗降至每比特0.7焦耳（pJ/bit）以下，实现约0.25 Tb/s/mm²的内存带宽密度，且数据传输功耗控制在0.35 W/mm²以下。目前，基于该技术的9层DRAM堆叠已在0.95V至1.2V电压范围内完成功能验证与可靠性测试。
尽管技术指标亮眼，但ZAM距离大规模商业化应用仍面临多重现实挑战。首先是容量差距，目前ZAM展示的九层3D结构容量约为9GB，而当前主流的HBM4单堆叠容量已达数十GB级别，两者在绝对容量上仍存在显著差距。其次，从实验室原型到大规模量产，还需跨越客户认证、量产良率爬坡、国际标准制定以及与主流AI加速器封装整合等多重关卡。
在产业化进程方面，SAIMEMORY与英特尔计划于2028年3月前生产出ZAM原型机，并设定在2029年实现商业化量产的目标。从产业定位来看，ZAM并非旨在直接取代现有的HBM3E或即将量产的HBM4，而是着眼于2029年之后的后HBM时代，作为高端存储市场的重要补充选项。与此同时，全球存储巨头如SK海力士、三星电子等也在持续加速其垂直堆叠DRAM技术的迭代，以巩固其在高端存储领域的领先地位。
总体而言，ZAM技术的推进反映了全球半导体产业在应对AI算力需求时，正在积极探索多元化的存储架构解决方案。未来几年，随着各方在原型验证与生态整合上的持续投入，这一创新架构能否顺利跨越量产的“死亡谷”，并为AI基础设施提供更具性价比的存储选择，仍有待市场的进一步检验。