三星16层3D DRAM验证获阶段性进展，存储器技术或迈向三维堆叠新阶段
* 来源 : * 作者 : admin * 发表时间 : 2026-09-25
三星电子 近日宣布其16层垂直堆叠DRAM（VS-DRAM）完成芯片级读写验证，标志着动态随机存取存储器技术从传统平面微缩向三维堆叠转型取得关键实验突破。该方案通过水平电容、GAA晶体管及Peri-on-Cell键合三大核心技术重构单元架构，旨在缓解10纳米以下节点的物理极限挑战，为人工智能与高效能计算时代的存储器演进提供潜在技术路径，但距离大规模量产仍需跨越良率与成本等多重门槛。
从平面微缩转向三维集成：应对物理极限的技术探索
长期以来，DRAM性能提升主要依赖XY平面的单元尺寸缩小。然而，随着制程节点逼近10纳米级别，传统架构面临的物理瓶颈日益凸显。分析指出，位线与存储节点距离过近导致电容缩小，进而压缩数据保持时间与感测裕量；同时，字线变细推高电阻，逐渐触及RC时序极限。在此背景下，向Z轴要空间成为行业共识。
三星电子提出的VS-DRAM架构采用“水平字线+垂直位线+水平存储电容”的基础设计，试图通过垂直堆叠释放横向空间压力。这一思路与3D NAND闪存的发展逻辑有相似之处，即当平面微缩难以为继时，通过增加堆叠层数延续比特密度增长。值得注意的是，此次验证并非简单将现有晶圆叠加，而是在单元结构层面进行了系统性重构，以适应DRAM特有的1T1C单元对电容保持能力、晶体管漏电控制及高速读写的严苛要求。
三大核心技术支柱：重构1T1C单元架构
三星电子此次验证的16层VS-DRAM体系，主要依托三项关键技术创新来解决三维环境下的器件可靠性问题。
首先是水平电容（Horizontal CAP）技术。相较于传统垂直高深宽比电容，水平电容不再依赖支撑图案（Supporter Pattern），降低了工艺复杂度。三星电子 在16层结构中制备了圆筒式水平电容并测试不同长度，结果显示电容量随长度呈近似线性增长，表明可通过调整横向或Z向尺寸补足1T1C架构中的电容需求。这一线性关系也印证了其侧向凹槽与间隙填充工艺在三维环境下具备较好的可控性，为维持数据保持能力奠定了基础。
其次是GAA（Gate-All-Around）单元晶体管的引入。针对DRAM对漏电流的敏感性，三星电子 将单元晶体管从双栅极升级为全环绕栅极结构，利用超薄纳米片通道增强短沟道抑制与单元间自对准隔离。实验数据显示，GAA结构具备更陡峭的亚阈值斜率与更高的驱动电流，有助于降低工作电压。为抑制栅极诱导漏极漏电（GIDL），研发团队采用了功函数工程与结工程双重优化策略，在漏端边缘形成n+多晶硅以降低峰值电场，同时优化结区结构以平衡驱动电流与漏电控制。测试表明，16层不同层级的离子注入与阈值电压未出现明显漂移，验证了多层器件均匀性的可行性。
第三是Peri-on-Cell（PoC）键合与TSDV垂直互连技术。为缩短I/O数据路径、提升速度与能效，三星电子 选择将外围电路置于单元阵列上方。该工艺需经历两次键合流程，并将核心/外围晶圆减薄至约1微米。通过表面处理改善键合空洞，并利用穿过介质通孔（TSDV）在深沟槽隔离区实现垂直互连。验证结果显示，减薄后的阱隔离仍然有效，薄体硅外围晶体管的电学参数变化控制在10%以内。不过，深沟槽隔离与TSDV的对准精度直接影响接触电阻与可靠性，仍是后续量产良率的关键控制点。
产业协同与商业化前景：机遇与挑战并存
3D DRAM已从单一企业的技术探索演变为全球存储器厂商的共同赛道。据 VLSI 2026 相关材料显示，除 三星电子 外，SK海力士 正主攻4F²垂直栅极结构，结合位线屏蔽与共享背栅技术降低单元面积；美光科技 则将3D DRAM、晶圆混合键合及近GPU存储器列为未来十年扩展方向，以应对高带宽存储器之后的带宽与能耗挑战。分析人士认为，当DRAM制造从线宽缩小转向深层蚀刻、薄膜沉积与混合键合，设备需求结构也将从以光刻为主扩散至立体集成领域，带动供应链协同升级。
对于人工智能与高效能计算应用而言，3D DRAM的潜在价值在于通过层数换取面积、通过PoC缩短数据路径、通过GAA实现低压低功耗，有望缓解大模型长上下文推理场景下面临的“容量-带宽-功耗”三角矛盾。然而，业界专家亦提醒，现阶段该技术仍面临三重考验：一是水平电容与GAA在多层堆叠下的良率稳定性；二是PoC减薄键合的对准精度与热管理；三是相对于成熟平面DRAM及HBM的成本竞争力曲线。
综合来看，三星电子 此次16层VS-DRAM的芯片级读写验证，证实了DRAM向三维堆叠转型的技术可行性，为10纳米以下节点提供了潜在路线图。但从实验室验证到规模化量产，仍需经历堆叠层数拓展、电容材料迭代、键合良率提升及客户平台验证等漫长过程。
从平面微缩转向三维集成：应对物理极限的技术探索
长期以来，DRAM性能提升主要依赖XY平面的单元尺寸缩小。然而，随着制程节点逼近10纳米级别，传统架构面临的物理瓶颈日益凸显。分析指出，位线与存储节点距离过近导致电容缩小，进而压缩数据保持时间与感测裕量；同时，字线变细推高电阻，逐渐触及RC时序极限。在此背景下，向Z轴要空间成为行业共识。
三星电子提出的VS-DRAM架构采用“水平字线+垂直位线+水平存储电容”的基础设计，试图通过垂直堆叠释放横向空间压力。这一思路与3D NAND闪存的发展逻辑有相似之处，即当平面微缩难以为继时，通过增加堆叠层数延续比特密度增长。值得注意的是，此次验证并非简单将现有晶圆叠加，而是在单元结构层面进行了系统性重构，以适应DRAM特有的1T1C单元对电容保持能力、晶体管漏电控制及高速读写的严苛要求。
三大核心技术支柱：重构1T1C单元架构
三星电子此次验证的16层VS-DRAM体系，主要依托三项关键技术创新来解决三维环境下的器件可靠性问题。
首先是水平电容（Horizontal CAP）技术。相较于传统垂直高深宽比电容，水平电容不再依赖支撑图案（Supporter Pattern），降低了工艺复杂度。三星电子 在16层结构中制备了圆筒式水平电容并测试不同长度，结果显示电容量随长度呈近似线性增长，表明可通过调整横向或Z向尺寸补足1T1C架构中的电容需求。这一线性关系也印证了其侧向凹槽与间隙填充工艺在三维环境下具备较好的可控性，为维持数据保持能力奠定了基础。
其次是GAA（Gate-All-Around）单元晶体管的引入。针对DRAM对漏电流的敏感性，三星电子 将单元晶体管从双栅极升级为全环绕栅极结构，利用超薄纳米片通道增强短沟道抑制与单元间自对准隔离。实验数据显示，GAA结构具备更陡峭的亚阈值斜率与更高的驱动电流，有助于降低工作电压。为抑制栅极诱导漏极漏电（GIDL），研发团队采用了功函数工程与结工程双重优化策略，在漏端边缘形成n+多晶硅以降低峰值电场，同时优化结区结构以平衡驱动电流与漏电控制。测试表明，16层不同层级的离子注入与阈值电压未出现明显漂移，验证了多层器件均匀性的可行性。
第三是Peri-on-Cell（PoC）键合与TSDV垂直互连技术。为缩短I/O数据路径、提升速度与能效，三星电子 选择将外围电路置于单元阵列上方。该工艺需经历两次键合流程，并将核心/外围晶圆减薄至约1微米。通过表面处理改善键合空洞，并利用穿过介质通孔（TSDV）在深沟槽隔离区实现垂直互连。验证结果显示，减薄后的阱隔离仍然有效，薄体硅外围晶体管的电学参数变化控制在10%以内。不过，深沟槽隔离与TSDV的对准精度直接影响接触电阻与可靠性，仍是后续量产良率的关键控制点。
产业协同与商业化前景：机遇与挑战并存
3D DRAM已从单一企业的技术探索演变为全球存储器厂商的共同赛道。据 VLSI 2026 相关材料显示，除 三星电子 外，SK海力士 正主攻4F²垂直栅极结构，结合位线屏蔽与共享背栅技术降低单元面积；美光科技 则将3D DRAM、晶圆混合键合及近GPU存储器列为未来十年扩展方向，以应对高带宽存储器之后的带宽与能耗挑战。分析人士认为，当DRAM制造从线宽缩小转向深层蚀刻、薄膜沉积与混合键合，设备需求结构也将从以光刻为主扩散至立体集成领域，带动供应链协同升级。
对于人工智能与高效能计算应用而言，3D DRAM的潜在价值在于通过层数换取面积、通过PoC缩短数据路径、通过GAA实现低压低功耗，有望缓解大模型长上下文推理场景下面临的“容量-带宽-功耗”三角矛盾。然而，业界专家亦提醒，现阶段该技术仍面临三重考验：一是水平电容与GAA在多层堆叠下的良率稳定性；二是PoC减薄键合的对准精度与热管理；三是相对于成熟平面DRAM及HBM的成本竞争力曲线。
综合来看，三星电子 此次16层VS-DRAM的芯片级读写验证，证实了DRAM向三维堆叠转型的技术可行性，为10纳米以下节点提供了潜在路线图。但从实验室验证到规模化量产，仍需经历堆叠层数拓展、电容材料迭代、键合良率提升及客户平台验证等漫长过程。
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